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用于下一代无线技术的InP + CMOS异构集成

Nadine Collaert and Michael Peeters, imec, Leuven, Belgium

每10年会有新一代移动通信诞生。在过去几代中，用户的数量有了巨大的增长，每个用户消耗的无线数据量也越来越大。起初，我们能发送一条短信就很高兴了。今天，5G已经实现了超过10亿的人与机器和机器与机器的连接，峰值数据率达到10Gbps。5G也是一个拐点：除了需要更多的连接、数据速率越来越高之外，该技术还有可能实现新的应用，如自动驾驶和全息展现。对无线电技术的这些要求将推动6G的发展，预计将在2030年推出。届时，我们将期待峰值数据速率超过100Gbps，并且具有极广的覆盖、普遍的连接和今天未定义的功能。

在100GHz以上高效产生功率

为了实现这些非常高的数据速率，电信业一直在增加信道带宽，这就把工作频率推高了。6G的愿景是，100GHz以上的频率将被开发，从140GHz左右的D波段开始。100GHz以上电路的最大半导体挑战是实现足够的增益、输出功率和效率。对于CMOS和SiGe放大器来说，D波段的饱和输出功率不超过15 dBm，效率通常低于10%。这对于使用64-QAM等流行调制方案的通信系统来说是非常低的。为了达到所需的线性度，功率放大器（PA）被退到低于其饱和输出能力6dB以上。随着输出功率的降低，效率的下降超过了线性。

InP在这些频率下具有更好的性能：输出功率大于20 dBm，效率高于20%，甚至能达到30%。对于收发器占地面积被限制在半波长内或天线单元数量有限的阵列，InP可使功耗降低2倍，占地面积缩小2倍（见图1）。¹

图1 对于恒定阵列EIRP，PA Tx功率与天线数量的关系，比较了InP、SiGe和CMOS PA。

使InP走向成熟

为100GHz和更高频率的系统创建InP异质结双极晶体管（HBT），首先需要成熟和高效益的InP技术，其次需要一种将InP和Si元件集成到一个完整系统里的方法。为了迎接这两个挑战，III-V族材料（如InP）与CMOS的异质集成是关键。CMOS将是用于校准、控制、波束赋形和数据转换的主要技术。

为了满足这些无线系统所需的速度、效率和输出功率，imec设想在300毫米（12英寸）硅晶圆平台上制造InP HBT。今天，与硅相比，InP晶圆很小，不到6英寸，器件的制造采用系列工艺，如用于栅极光刻的电子束、接触点金属化是金基的。InP很脆，这是最突出的挑战之一。这些都不能与CMOS制造兼容。

为了使用InP与Si，imec正在研究将III-V族材料转移到Si上的方法。由于两种材料之间存在较大的晶格失配，在硅上生长的InP通常会有缺陷，主要是线状错位和平面缺陷。这些缺陷会诱发漏电流，由于缺陷在射频下捕获和释放载流子，会使器件的性能急剧恶化或损害可靠性。为了解决在硅上直接生长InP时产生的缺陷，imec正在开发一种称为纳米脊（nano-ridge）的制造工艺，该工艺在硅的预图案结构或沟槽中选择性地生长III-V族材料（见图2）。这些高纵横比的沟槽非常有效，将缺陷困在狭窄的底部，并从沟槽中生长出高质量、低缺陷的材料。同时，过度生长的纳米脊在靠近顶部的地方加宽了，为器件堆栈形成了一个坚实的基础。减少纳米脊之间的间距，使它们能够合并，就形成了一个III-V族材料的局部板。

图2 用InGaAs制造的纳米脊。

最近，imec展示了用53%的InGaAs制造的箱形纳米脊，它有效地捕获了沟槽中的线状错位。这些纳米脊是在独立的和引导模板中成功生长的。imec正在使用同样的方法——将InGaAs纳米脊与早期展示的InGaP/GaAs纳米脊HBT结合起来——开发一种用于140GHz应用的异质结构堆栈。

除了直接生长，如纳米脊，InP也可以使用小型InP基片作为起始材料放置在Si上。高质量的InP衬底在晶圆制造过程中被切割和分类成非图案的“瓦片（tile）”，瓦片随后被连接到硅晶圆上，在晶圆厂中进行平面化和加工，这被称为晶圆重组。表1评估了与原生InP衬底相比，直接生长和晶圆重组方案的性能、成本和异质集成潜力。

系统级协同集成

然而，通过直接生长或晶圆重组获得成熟和高效益的InP技术只是挑战的一部分。由此产生的组件需要被集成到一个完整的系统中，该系统由III-V族和CMOS技术的各种构件组成，如用于PA的InP HBT或用于波束赋形收发器的CMOS。这就带来了一系列的集成挑战。imec正在研究III-V族和Si器件在同一平面上的单片（2D）集成以及用于异质集成的2.5D和3D集成方法。

最先进的PCB技术正在不断优化，以支持更高的频率，包括减少间距、优化材料和布局。2.5D集成使用Si插件（interposer）——具有光刻连接的芯片或层和Si通孔——来连接III-V族和Si晶片。虽然这项技术已经为高速数字应用进行了优化（见图3），但它还需要开发，以优化它的射频。imec正在评估电介质和各种金属层的厚度，以实现低损耗、高频率的互连。选项包括高电阻率的硅基材或厚的电介质层，以拉开金属层与有损耗的基材之间的距离；还包括非常厚的再分布层，一个额外的金属层以减少金属损耗。imec还在开发为某些电路应用集成高质量无源器件的能力。

图3 带有堆叠顶层硅晶片的射频硅插件的俯视图。²

2.5D和3D：异质集成的关键

为什么是3D集成？随着频率的增加、波长的减小，天线阵列的面积也相应缩小。在100GHz以上，天线间距变得比前端电路间距小，因为毫米波射频集成电路的面积几乎没有缩小。因此，天线阵列的足迹设定了尺寸限制；为了在天线下容纳所有的东西，使用3D异质集成变得很有必要。

在过去的十年中，3D互连已经取得了巨大的进展，特别是减少了晶圆级应用的互连间距——即晶圆到晶圆、晶片到晶圆（见图4）。³ 对于晶圆到晶圆或混合接合，imec已经实现了低于1微米的间距，并能将其推至低于500纳米。减少间距的趋势同样适用于晶片到晶圆的粘接和使用微凸块的晶片堆叠。

图4 3D互连技术路线图。包括来自H.-S.Philip Wong, et al.⁴和Techinsights的数据。

对于>100GHz的情况，这两种集成方案有几个共同的挑战。首先，它们都依赖于100微米以下的细孔或微凸块间距。其次，它们必须容纳大量的连接，用于路由射频、直流、中频和数字信号。最后，导线和空间尺寸都要远远小于50微米，最好是在5到10微米之间。

这两种方案之间也有区别（见图5）。在2D或2.5D集成的情况下，III-V族器件位于CMOS IC旁边，可以实现更好的热管理，因为两个晶片可以直接与散热器接触。缺点是，对于某些应用来说，可能需要在一个维度上扩展足迹，这意味着这种架构只能实现一维波束转向。相比之下，3D集成使所有的晶片和电路都能装在天线下，并能在一个半球上实现2D波束转向。2D波束转向对于5G和类似的应用是必要的，以尽量减少穿透损失和增加覆盖范围。对于3D，热管理更具挑战性，当然，3D集成更复杂，具有独特的工艺挑战。

图5 使用Si插件来连接III-V族和Si晶片的2/2.5D集成（a）。III-V族晶片堆叠在硅上的3D集成（b）。

系统技术协同优化

集成和封装解决方案的选择最终取决于应用。由于有如此多的选择，imec已经启动了一项系统技术协同优化（STCO）计划，以指导系统层面的技术选择。STCO方法使用架构和应用限制，评估信号损失、带宽、散热、机械稳定性和成本。综合考虑这些参数，使商业化研究能够确定6G的适当技术和器件结构。

参考文献

1. C. Desset et al., “InP/CMOS Co-integration for Energy Efficient sub-THz Communication Systems,” IEEE Global Communications Conference, December 2021.
2. X. Sun et al., “Cost-Effective RF Interposer Platform on Low-Resistivity Si Enabling Heterogeneous Integration Opportunities for Beyond 5G,” IEEE 73rd Electronic Components and Technology Conference, June 2022.
3. E. Beyne, “3D System Integration: Technology Landscape and Long-Term Roadmap,” Roadmap on 3D Interconnect Density Forum, International Solid-State Circuits Conference, February 2021.
4. H.-S.P. Wong et al., “A Density Metric for Semiconductor Technology,” Proceedings of the IEEE, Vol. 108, No. 4.